大规模集成电路中的电迁移（EM）分析

参考链接：http://www.tfmcu.com/TechnologyNews/1e1642b4-8ed2-cad7-2cb6-4c0182496a44.shtml

在电子产品方面，IC和PCB层面的故障机制很多。IC和高压PCB的隐患是电迁移（EM）。这是PCB中的电化学效应，尽管这是由于IC中的散射所致，但设计人员在创建设计时需要考虑金属迁移和生长机理。目的是确保IC和PCB级别的可靠性，从而尽可能延长使用寿命。

随着集成电路的不断缩小，大规模集成电路（VLSI）发生故障的可能性增加。自从90 nm节点以来，EM一直是一个问题，需要在电流密度和时序方面进行优化。大规模集成电路中的EM分析。迹线的间隙和厚度可以定义为VLSI中的设计规则，这有助于设计人员防止EM和操作过程中的故障。这是在VLSI设计中分析EM的方法。

大规模集成电路中的EM是什么？

EM是一种电效应，IC互连上的电子为构成导线的原子提供了一些动量。这是通过低能碰撞和随后的散射而发生的。结果，随着原子沿着互连朝向阴极移动，互连随时间变形。这导致凹坑出现在更靠近阳极的导线中，并且小的金属凸点开始沿着更靠近阴极的导线表面生长。

这会在很高的电流密度（通常> 10,000 A / cm2）下发生，并且当导线中的电流密度更大时，EM率会更高。这意味着EM是一个失控的过程。随着EM发生在导线的一个区域中，横截面积减小，电流密度增大。结果，EM的速率也增加了。随着时间的流逝，更多的金属以更快的速度迁移，该过程最终以短路或开路结束。

当沿导线的金属完全耗尽并在导线中留下空隙时，就会发生开路故障。在发生短路的情况下，树枝状晶体会从电线上长出，直到桥接两个导体之间的间隙。在这两种情况下，组件均无法正常运行，必须更换。在大规模集成电路中，仅是因为互连之间的距离更近，所以与开路故障相比，发生短路故障的可能性更高。

热失控

还有另一种有助于电磁的过程：热失控。EM遵循具有一定定义活化能的Ahrrenius过程，这意味着迁移速度随互连温度的升高而增加。随着EM的进行，金属耗尽的区域具有更高的电流密度和更高的电阻，导致芯片工作时的温度更高。

那么PCB呢？

EM也指PCB中的一种故障机制，该机制会导致高压板短路。但是，PCB中的EM是一种电化学效应，会由于桥接而导致短路。

在PCB中，如果水在金属上凝结，则暴露在金属上的一些残留盐会溶解到电解液中。两个导体之间的高电场（即，以高电压或紧密间隔）可驱动电化学反应，从而导致金属盐的生长。这些树枝状晶体会生长并最终弥合两个导体之间的间隙，从而引起短路。

这里的解决方案与大规模集成电路中的解决方案类似：在两个处于不同电势的导体之间提供足够的间距，或者设计布局以使仅共模导体靠近放置。这是IPC（特别是IPC-2221）提供爬电标准的原因之一。请注意，PCB中导体之间的EM也是热驱动过程，尽管在树枝状生长期间不会发生相同的热失控问题。

优化IC互连以防止EM

像工程学中的大多数问题一样，为电子设备的可靠性而进行的设计都是在权衡不同设计选择所涉及的权衡。对于大规模集成电路，自然的解决方案是简单地增加走线的宽度。理想地，这将使电流密度降低到EM阈值以下。但是，线宽并不是全部内容，IC的其他重要方面也需要优化。

因为EM的倾向性取决于导线中的电流密度，所以它也取决于互连中信号的开关速率。当数字信号切换时，会有一瞬间的大电流突发，并且在如此大的电流突发期间可能会发生少量的EM。随着时间的流逝，EM累积了超过万亿的切换事件。此外，当信号的上升时间更短时，开关期间的峰值电流也更大，随着芯片工作，这会导致更多的EM。

布莱克定律总结了EM对平均故障时间（MTTF）的影响，然后可将其用于优化集成电路的设计。

以下是VLSI设计期间互连优化涉及的一些挑战：

互连宽度的增加会降低电阻和电流密度，但会增加电容（缩短上升时间）。

互连之间的间距减小有助于集成，但会增加潜在的串扰耦合。

降低上升时间可降低串扰耦合和峰值电流密度，但需要使芯片物理尺寸更大。

降低信号电平会降低电流密度和串扰耦合，但会降低SNR电平，并在电源完整性方面设置较小的容差。

当然，这四个问题不能孤立地解决。但是，有可用的软件工具可以帮助您在VLSI中设计互连时找到平衡。